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-- Definition of  adder
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--      Mon Dec 22 12:37:20 1997
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library IEEE, EXEMPLAR; use IEEE.STD_LOGIC_1164.all; use EXEMPLAR.EXEMPLAR_1164.all; 
-- Library use clause for technology cells
library altera ;
use altera.all ;

entity adder is
   port (
      a : IN std_logic_vector (7 DOWNTO 0) ;
      b : IN std_logic_vector (7 DOWNTO 0) ;
      c : OUT std_logic_vector (7 DOWNTO 0)) ;
end adder ;

architecture test of adder is
   component XOR2
      port (
         Y : OUT std_logic ;
         IN1 : IN std_logic ;
         IN2 : IN std_logic) ;
   end component ;
   component LCELL
      port (
         Y : OUT std_logic ;
         IN1 : IN std_logic) ;
   end component ;
   component AND2
      port (
         Y : OUT std_logic ;
         IN1 : IN std_logic ;
         IN2 : IN std_logic) ;
   end component ;
   component OR2
      port (
         Y : OUT std_logic ;
         IN1 : IN std_logic ;
         IN2 : IN std_logic) ;
   end component ;
   component CARRY
      port (
         Y : OUT std_logic ;
         IN1 : IN std_logic) ;
   end component ;
   component INBUF
      port (
         \OUT\ : OUT std_logic ;
         \IN\ : IN std_logic) ;
   end component ;
   component OUTBUF
      port (
         \OUT\ : OUT std_logic ;
         \IN\ : IN std_logic) ;
   end component ;
   component GND
      port (
         Y : OUT std_logic) ;
   end component ;
   signal c_dup0_7, c_dup0_6, c_dup0_5, c_dup0_4, c_dup0_3, c_dup0_2, 
      c_dup0_1, c_dup0_0, modgen_0_l1_l0_c_int_7, modgen_0_l1_l0_c_int_6, 
      modgen_0_l1_l0_c_int_5, modgen_0_l1_l0_c_int_4, modgen_0_l1_l0_c_int_3, 
      modgen_0_l1_l0_c_int_2, modgen_0_l1_l0_c_int_1, 
      modgen_0_l1_l0_l0_0_l0_s1, modgen_0_l1_l0_l0_0_l0_s2, 
      modgen_0_l1_l0_l0_0_l0_w1, modgen_0_l1_l0_l0_0_l0_w2, 
      modgen_0_l1_l0_l0_0_l0_w3, modgen_0_l1_l0_l0_0_l0_w4, 
      modgen_0_l1_l0_l0_0_l0_w5, modgen_0_l1_l0_l0_1_l0_s1, 
      modgen_0_l1_l0_l0_1_l0_s2, modgen_0_l1_l0_l0_1_l0_w1, 
      modgen_0_l1_l0_l0_1_l0_w2, modgen_0_l1_l0_l0_1_l0_w3, 
      modgen_0_l1_l0_l0_1_l0_w4, modgen_0_l1_l0_l0_1_l0_w5, 
      modgen_0_l1_l0_l0_2_l0_s1, modgen_0_l1_l0_l0_2_l0_s2, 
      modgen_0_l1_l0_l0_2_l0_w1, modgen_0_l1_l0_l0_2_l0_w2, 
      modgen_0_l1_l0_l0_2_l0_w3, modgen_0_l1_l0_l0_2_l0_w4, 
      modgen_0_l1_l0_l0_2_l0_w5, modgen_0_l1_l0_l0_3_l0_s1, 
      modgen_0_l1_l0_l0_3_l0_s2, modgen_0_l1_l0_l0_3_l0_w1, 
      modgen_0_l1_l0_l0_3_l0_w2, modgen_0_l1_l0_l0_3_l0_w3, 
      modgen_0_l1_l0_l0_3_l0_w4, modgen_0_l1_l0_l0_3_l0_w5, 
      modgen_0_l1_l0_l0_4_l0_s1, modgen_0_l1_l0_l0_4_l0_s2, 
      modgen_0_l1_l0_l0_4_l0_w1, modgen_0_l1_l0_l0_4_l0_w2, 
      modgen_0_l1_l0_l0_4_l0_w3, modgen_0_l1_l0_l0_4_l0_w4, 
      modgen_0_l1_l0_l0_4_l0_w5, modgen_0_l1_l0_l0_5_l0_s1, 
      modgen_0_l1_l0_l0_5_l0_s2, modgen_0_l1_l0_l0_5_l0_w1, 
      modgen_0_l1_l0_l0_5_l0_w2, modgen_0_l1_l0_l0_5_l0_w3, 
      modgen_0_l1_l0_l0_5_l0_w4, modgen_0_l1_l0_l0_5_l0_w5, 
      modgen_0_l1_l0_l0_6_l0_s1, modgen_0_l1_l0_l0_6_l0_s2, 
      modgen_0_l1_l0_l0_6_l0_w1, modgen_0_l1_l0_l0_6_l0_w2, 
      modgen_0_l1_l0_l0_6_l0_w3, modgen_0_l1_l0_l0_6_l0_w4, 
      modgen_0_l1_l0_l0_6_l0_w5, modgen_0_l1_l0_l0_7_l0_s1, 
      modgen_0_l1_l0_l0_7_l0_s2, a_7_int, a_6_int, a_5_int, a_4_int, a_3_int, 
      a_2_int, a_1_int, a_0_int, b_7_int, b_6_int, b_5_int, b_4_int, b_3_int, 
      b_2_int, b_1_int, b_0_int, U_0: std_logic ;

begin
   modgen_0_l1_l0_l0_0_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_0_l0_s1, IN1=>a_0_int, IN2=>U_0);
   modgen_0_l1_l0_l0_0_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_0_l0_s2, IN1=>modgen_0_l1_l0_l0_0_l0_s1, IN2=>
      b_0_int);
   modgen_0_l1_l0_l0_0_l0_sum2 : LCELL port map ( Y=>c_dup0_0, IN1=>
      modgen_0_l1_l0_l0_0_l0_s2);
   modgen_0_l1_l0_l0_0_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_0_l0_w1, 
      IN1=>a_0_int, IN2=>b_0_int);
   modgen_0_l1_l0_l0_0_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_0_l0_w2, 
      IN1=>a_0_int, IN2=>U_0);
   modgen_0_l1_l0_l0_0_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_0_l0_w3, 
      IN1=>U_0, IN2=>b_0_int);
   modgen_0_l1_l0_l0_0_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_0_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_0_l0_w1, IN2=>modgen_0_l1_l0_l0_0_l0_w2);
   modgen_0_l1_l0_l0_0_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_0_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_0_l0_w4, IN2=>modgen_0_l1_l0_l0_0_l0_w3);
   modgen_0_l1_l0_l0_0_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_1, 
      IN1=>modgen_0_l1_l0_l0_0_l0_w5);
   modgen_0_l1_l0_l0_1_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_1_l0_s1, IN1=>a_1_int, IN2=>modgen_0_l1_l0_c_int_1);
   modgen_0_l1_l0_l0_1_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_1_l0_s2, IN1=>modgen_0_l1_l0_l0_1_l0_s1, IN2=>
      b_1_int);
   modgen_0_l1_l0_l0_1_l0_sum2 : LCELL port map ( Y=>c_dup0_1, IN1=>
      modgen_0_l1_l0_l0_1_l0_s2);
   modgen_0_l1_l0_l0_1_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_1_l0_w1, 
      IN1=>a_1_int, IN2=>b_1_int);
   modgen_0_l1_l0_l0_1_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_1_l0_w2, 
      IN1=>a_1_int, IN2=>modgen_0_l1_l0_c_int_1);
   modgen_0_l1_l0_l0_1_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_1_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_1, IN2=>b_1_int);
   modgen_0_l1_l0_l0_1_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_1_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_1_l0_w1, IN2=>modgen_0_l1_l0_l0_1_l0_w2);
   modgen_0_l1_l0_l0_1_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_1_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_1_l0_w4, IN2=>modgen_0_l1_l0_l0_1_l0_w3);
   modgen_0_l1_l0_l0_1_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_2, 
      IN1=>modgen_0_l1_l0_l0_1_l0_w5);
   modgen_0_l1_l0_l0_2_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_2_l0_s1, IN1=>a_2_int, IN2=>modgen_0_l1_l0_c_int_2);
   modgen_0_l1_l0_l0_2_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_2_l0_s2, IN1=>modgen_0_l1_l0_l0_2_l0_s1, IN2=>
      b_2_int);
   modgen_0_l1_l0_l0_2_l0_sum2 : LCELL port map ( Y=>c_dup0_2, IN1=>
      modgen_0_l1_l0_l0_2_l0_s2);
   modgen_0_l1_l0_l0_2_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_2_l0_w1, 
      IN1=>a_2_int, IN2=>b_2_int);
   modgen_0_l1_l0_l0_2_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_2_l0_w2, 
      IN1=>a_2_int, IN2=>modgen_0_l1_l0_c_int_2);
   modgen_0_l1_l0_l0_2_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_2_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_2, IN2=>b_2_int);
   modgen_0_l1_l0_l0_2_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_2_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_2_l0_w1, IN2=>modgen_0_l1_l0_l0_2_l0_w2);
   modgen_0_l1_l0_l0_2_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_2_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_2_l0_w4, IN2=>modgen_0_l1_l0_l0_2_l0_w3);
   modgen_0_l1_l0_l0_2_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_3, 
      IN1=>modgen_0_l1_l0_l0_2_l0_w5);
   modgen_0_l1_l0_l0_3_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_3_l0_s1, IN1=>a_3_int, IN2=>modgen_0_l1_l0_c_int_3);
   modgen_0_l1_l0_l0_3_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_3_l0_s2, IN1=>modgen_0_l1_l0_l0_3_l0_s1, IN2=>
      b_3_int);
   modgen_0_l1_l0_l0_3_l0_sum2 : LCELL port map ( Y=>c_dup0_3, IN1=>
      modgen_0_l1_l0_l0_3_l0_s2);
   modgen_0_l1_l0_l0_3_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_3_l0_w1, 
      IN1=>a_3_int, IN2=>b_3_int);
   modgen_0_l1_l0_l0_3_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_3_l0_w2, 
      IN1=>a_3_int, IN2=>modgen_0_l1_l0_c_int_3);
   modgen_0_l1_l0_l0_3_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_3_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_3, IN2=>b_3_int);
   modgen_0_l1_l0_l0_3_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_3_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_3_l0_w1, IN2=>modgen_0_l1_l0_l0_3_l0_w2);
   modgen_0_l1_l0_l0_3_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_3_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_3_l0_w4, IN2=>modgen_0_l1_l0_l0_3_l0_w3);
   modgen_0_l1_l0_l0_3_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_4, 
      IN1=>modgen_0_l1_l0_l0_3_l0_w5);
   modgen_0_l1_l0_l0_4_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_4_l0_s1, IN1=>a_4_int, IN2=>modgen_0_l1_l0_c_int_4);
   modgen_0_l1_l0_l0_4_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_4_l0_s2, IN1=>modgen_0_l1_l0_l0_4_l0_s1, IN2=>
      b_4_int);
   modgen_0_l1_l0_l0_4_l0_sum2 : LCELL port map ( Y=>c_dup0_4, IN1=>
      modgen_0_l1_l0_l0_4_l0_s2);
   modgen_0_l1_l0_l0_4_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_4_l0_w1, 
      IN1=>a_4_int, IN2=>b_4_int);
   modgen_0_l1_l0_l0_4_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_4_l0_w2, 
      IN1=>a_4_int, IN2=>modgen_0_l1_l0_c_int_4);
   modgen_0_l1_l0_l0_4_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_4_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_4, IN2=>b_4_int);
   modgen_0_l1_l0_l0_4_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_4_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_4_l0_w1, IN2=>modgen_0_l1_l0_l0_4_l0_w2);
   modgen_0_l1_l0_l0_4_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_4_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_4_l0_w4, IN2=>modgen_0_l1_l0_l0_4_l0_w3);
   modgen_0_l1_l0_l0_4_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_5, 
      IN1=>modgen_0_l1_l0_l0_4_l0_w5);
   modgen_0_l1_l0_l0_5_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_5_l0_s1, IN1=>a_5_int, IN2=>modgen_0_l1_l0_c_int_5);
   modgen_0_l1_l0_l0_5_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_5_l0_s2, IN1=>modgen_0_l1_l0_l0_5_l0_s1, IN2=>
      b_5_int);
   modgen_0_l1_l0_l0_5_l0_sum2 : LCELL port map ( Y=>c_dup0_5, IN1=>
      modgen_0_l1_l0_l0_5_l0_s2);
   modgen_0_l1_l0_l0_5_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_5_l0_w1, 
      IN1=>a_5_int, IN2=>b_5_int);
   modgen_0_l1_l0_l0_5_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_5_l0_w2, 
      IN1=>a_5_int, IN2=>modgen_0_l1_l0_c_int_5);
   modgen_0_l1_l0_l0_5_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_5_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_5, IN2=>b_5_int);
   modgen_0_l1_l0_l0_5_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_5_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_5_l0_w1, IN2=>modgen_0_l1_l0_l0_5_l0_w2);
   modgen_0_l1_l0_l0_5_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_5_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_5_l0_w4, IN2=>modgen_0_l1_l0_l0_5_l0_w3);
   modgen_0_l1_l0_l0_5_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_6, 
      IN1=>modgen_0_l1_l0_l0_5_l0_w5);
   modgen_0_l1_l0_l0_6_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_6_l0_s1, IN1=>a_6_int, IN2=>modgen_0_l1_l0_c_int_6);
   modgen_0_l1_l0_l0_6_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_6_l0_s2, IN1=>modgen_0_l1_l0_l0_6_l0_s1, IN2=>
      b_6_int);
   modgen_0_l1_l0_l0_6_l0_sum2 : LCELL port map ( Y=>c_dup0_6, IN1=>
      modgen_0_l1_l0_l0_6_l0_s2);
   modgen_0_l1_l0_l0_6_l0_c0 : AND2 port map ( Y=>modgen_0_l1_l0_l0_6_l0_w1, 
      IN1=>a_6_int, IN2=>b_6_int);
   modgen_0_l1_l0_l0_6_l0_c1 : AND2 port map ( Y=>modgen_0_l1_l0_l0_6_l0_w2, 
      IN1=>a_6_int, IN2=>modgen_0_l1_l0_c_int_6);
   modgen_0_l1_l0_l0_6_l0_c2 : AND2 port map ( Y=>modgen_0_l1_l0_l0_6_l0_w3, 
      IN1=>modgen_0_l1_l0_c_int_6, IN2=>b_6_int);
   modgen_0_l1_l0_l0_6_l0_c3 : OR2 port map ( Y=>modgen_0_l1_l0_l0_6_l0_w4, 
      IN1=>modgen_0_l1_l0_l0_6_l0_w1, IN2=>modgen_0_l1_l0_l0_6_l0_w2);
   modgen_0_l1_l0_l0_6_l0_c4 : OR2 port map ( Y=>modgen_0_l1_l0_l0_6_l0_w5, 
      IN1=>modgen_0_l1_l0_l0_6_l0_w4, IN2=>modgen_0_l1_l0_l0_6_l0_w3);
   modgen_0_l1_l0_l0_6_l0_c5 : CARRY port map ( Y=>modgen_0_l1_l0_c_int_7, 
      IN1=>modgen_0_l1_l0_l0_6_l0_w5);
   modgen_0_l1_l0_l0_7_l0_sum0 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_7_l0_s1, IN1=>a_7_int, IN2=>modgen_0_l1_l0_c_int_7);
   modgen_0_l1_l0_l0_7_l0_sum1 : XOR2 port map ( Y=>
      modgen_0_l1_l0_l0_7_l0_s2, IN1=>modgen_0_l1_l0_l0_7_l0_s1, IN2=>
      b_7_int);
   modgen_0_l1_l0_l0_7_l0_sum2 : LCELL port map ( Y=>c_dup0_7, IN1=>
      modgen_0_l1_l0_l0_7_l0_s2);
   ix23 : INBUF port map ( \OUT\=>a_7_int, \IN\=>a(7));
   ix24 : INBUF port map ( \OUT\=>a_6_int, \IN\=>a(6));
   ix25 : INBUF port map ( \OUT\=>a_5_int, \IN\=>a(5));
   ix26 : INBUF port map ( \OUT\=>a_4_int, \IN\=>a(4));
   ix27 : INBUF port map ( \OUT\=>a_3_int, \IN\=>a(3));
   ix28 : INBUF port map ( \OUT\=>a_2_int, \IN\=>a(2));
   ix29 : INBUF port map ( \OUT\=>a_1_int, \IN\=>a(1));
   ix30 : INBUF port map ( \OUT\=>a_0_int, \IN\=>a(0));
   ix31 : INBUF port map ( \OUT\=>b_7_int, \IN\=>b(7));
   ix32 : INBUF port map ( \OUT\=>b_6_int, \IN\=>b(6));
   ix33 : INBUF port map ( \OUT\=>b_5_int, \IN\=>b(5));
   ix34 : INBUF port map ( \OUT\=>b_4_int, \IN\=>b(4));
   ix35 : INBUF port map ( \OUT\=>b_3_int, \IN\=>b(3));
   ix36 : INBUF port map ( \OUT\=>b_2_int, \IN\=>b(2));
   ix37 : INBUF port map ( \OUT\=>b_1_int, \IN\=>b(1));
   ix38 : INBUF port map ( \OUT\=>b_0_int, \IN\=>b(0));
   ix39 : OUTBUF port map ( \OUT\=>c(7), \IN\=>c_dup0_7);
   ix40 : OUTBUF port map ( \OUT\=>c(6), \IN\=>c_dup0_6);
   ix41 : OUTBUF port map ( \OUT\=>c(5), \IN\=>c_dup0_5);
   ix42 : OUTBUF port map ( \OUT\=>c(4), \IN\=>c_dup0_4);
   ix43 : OUTBUF port map ( \OUT\=>c(3), \IN\=>c_dup0_3);
   ix44 : OUTBUF port map ( \OUT\=>c(2), \IN\=>c_dup0_2);
   ix45 : OUTBUF port map ( \OUT\=>c(1), \IN\=>c_dup0_1);
   ix46 : OUTBUF port map ( \OUT\=>c(0), \IN\=>c_dup0_0);
   U_0_XMPLR : GND port map ( Y=>U_0);
end test ;

